Magistrala de cotrol (Control Bus)

Magistrala de cotrol (Control Bus)

Semnalele magistralei de control determina realizarea operatiunilor specifice starii in care se gaseste magistrala. Ele se pot inparti in cinci categorii:

Semnale utilizate pentru sincronizarea transferurilor;

Semnale ce sunt utilizate pentru scriere/citire;

Semnale ce stabilesc marimea magistralei de date utilizate de placile adaptoare.

Semnale utilizate de sistemul de intreruperi;

Semnale utilizate pentru sincronizarea transferurilor DMA;

Semnale utilizate in scopuri diverse.

In cazul unui microprocesor, se defineste "ciclu de instructiune", secventa de operatii efectuate entru a extrage o instructiune din memorie, a o decodifica si a o executa.

Ciclul instructiune este format din unul sau mai multe subcicluri care la randul lor dureaza in cazul I 80x 86 minim patru perioade de ceas (FIG. 2.2).

Sistemul are un divizor cu doi care genereaza un semnal PCLK (Peripheral Clock). Fiecare perioada a semnalului PCLK defineste un subciclu in care se afla microprocesorul. Un subciclu este utilizat pentru obtinerea fiecarui cuvant de instructiune sau date pentru fiecare operatie de baza ce trebuie executata.

Fig. 2.2. Sructura ciclului unui microprocesor

Din punctul de vedere a magistralei, exista sase operatii de baza care pot fi realizate prin intermediul acesteia, iar notiunea de subciclu este inlocuita cu cea de "stare" a magistralei. Cele sase operatii de baza (cicluri de magistrala) pe care le poate realiza magistrala sunt:

Citirea unei date din memorie ;

Scrierea unei date in memorie ;

Citirea unei date din porturile de Intrare/Iesire (I/O) ;

Scrierea unei date in porturile de Intrare/Iesire (I/O) ;

Recunoasterea unei intreruperi ;

Halt / Shut Down.

Starile in care se poate afla magistrala la un moment dat sunt dependente de ceea ce face microprocesorul si fiecare stare dureaza cate o perioada a semnalul PCLK, corespunzand unui subciclu a microprocesorului (Fig. 2.3).

Fig. 2.3. Definirea unei stari a magistralei

Starile in care se poate afla magistrala sunt :

Starea inactiva notata notata cu "Ti" (idle-inactiv). In aceasta stare nu exista transfer de date pe magistrala. Microprocesorul executa de obicei operatii interne care nu necesita accesul pe magistrala. Spre exemplu, inmultirea a doua numere aflate in doi registri interni, necesita in jur de 70 de perioade de CLK, timp in care magistrala se afla in starea "Ti".

Starea transmisie cod operatie notata cu "Ts" (send status-transmisie stare). Aceasta corespunde primei stari a uneia din cele sase operatii de baza (cicluri de magistrala) ale magistralei.. In aceasta stare microprocesorul transmite codul corespunzator operatiei pe care urmeaza sa o execute prin intermediul magistralei. Acest cod este citit de circuitul 82288 (bus controler) care decodifica codul trimis de microprocesor si genereaza semnale de comanda necesare in starea urmatoare (Tc).

Starea de comanda, notata cu "Tc" (command state - stare comanda). In aceasta stare, semnalele de comanda ce definesc una din cele sase operatii fundamentale ale magistraleii sunt generate de circuitul 82288. Memoria sau dispozitivele I/O (de Intrare/Iesire) raspund semnalelor generate in timpul acestei stari prin transferuri de date in scopul citirii lor de catre microprocesor, sau prin acceptarea datelor trimise de microprocesor.

Dupa o stare "Ts" urmeaza o singura stare "Tc" sau mai multe stari "Tc". Daca data poate fi preluata sau scrisa de microprocesor pe durata a doua perioade ale semnalului CLK (o stare de magistrala este definita pe o perioada a semnalului PCLK, care contine doua perioade a semnalului CLK), magistrala trece intr-un alt tip de stare. Daca nu, atunci prin intermediul invalidarea semnalului (= 1), se introduc stari de "WAIT" in functionarea microprocesorului. Acest lucru se reflecta la nivelul magistralei prin introducerea de stari "Tc" suplimentare, care se succed dupa starea "Ts".

Ultima stare in care in care se poate afla busul este :

Starea "HOLD" notata "Th" (hold state). Ca urmare a unui semal HOLD, microprocesorul va raspunde cu HOLDA (acceptare cerere magistrala) si toate iesirile microprocesorului sunt trecute in starea de inalta impedanta.

Definirea operatiilor de magistrala

Cand procesul initiaza un ciclu pe magistrala, el genereaza codul corespunzator ciclului respectiv, la iesirirle , si . Controlerul de bus (82288), activeaza liniile de comanda corespunzatoare ciclului initiat de microprocesor. O parte din semnalele generate de 82288 ajung pe magistrala ISA In tabelul urmator sunt prezentate tipul ciclului de magistrala si liniile activate pentru fiecare tip de operatiune de pe magistrala ISA, functie de starea semnalelor , si .

1. Semnale utilizate pentru sincronizarea transferurilor

In structura unui calculator (ca referinta se poate considera un calculator cu microprocesor 80286), in afara de microprocesor, mai exista un circuit specializat cu ajutorul caruia se pot obtine o parte din semnalele de sincronizare ale sistemului. Acest circuit este "generatorul de tact si al semnalului READY", 82284 (Clock Generator and READY Interface), prezentat in Fig.

Fig.   Structura interna a circuitul 82284

Acest circuit asigura semnalul de tact necesar microprocesorului (CLK-System Clock), cu ajutorul unui oscilator intern si a unui cristal de cuartz cuplat intre intrarile X1 si X2 (Crystal In), atunci cand intrarea (Frequency/Crystal Select) este 0 logic. In situatia in care intrarea este conectata la 1 logic, prin intermediul multiplexorului "MUX" (Fig. 2.4), la iesirea CLK a circuitului va apare o frecventa generata de un generator extern si cuplata la circuitul 82284 prin intermediul intrarii EFI (External Frequency In).

Semnalul PCLK are o frecventa de doua ori mai mica decat a semnalului CLK si factor de umplere de 50%. Prin intermediul semnalelor si (Status inputs), care sunt generate de microprocesor, semnalul PLK este sincronizat cu inceputul subciclilor microprocesorului.

Semnalul (activ pentru 0 logic), este utilizat pentru a instiinta microprocesorul ca magistrala nu mai are nevoie de o stare "Tc" suplimentara, deoarece circuitele adresate au reusit sa realizeze transferul de date. Generarea acest semnal este depententa de semnalele de pe intrarile (Asynchronos Ready), (Synchronous Ready), precum si de starea in care se afla microprocesorul determinata de valorile semnalelor si .

Semnalul de intrare este validat de intrarea (Asynchronos Ready Enable), si provine de la echipamente ce nu se pot sincroniza cu tactul (CLK). Aceasta linie trebuie prevazuta cu circuite ce au iesirea cu colectorul in gol (OC-Open Colector).

Semnalul de intrare este validat de intrarea (Synchronos Ready Enable), si provine de la echipamente ce se pot sincroniza cu tactul (CLK). Si aceasta linie trebuie prevazuta cu circuite ce au iesirea cu colectorul in gol (OC-Open Colector).

Semnalul RESET, forteaza sistemul sa porneasca de la o stare initiala cunoscuta si este generat in urma activarii externe a intrarii (Reset In).

Semnale de sincronizare ce apar pe magistrala ISA, realizeaza sincronizarea atat a adaptoarelor cuplate la magistrala, cat si a sistemului la posibilitatile de transfer a datelor pe care le pot oferi placile conectate in conectorii de extensie. Aceste semnale sunt:

BCLK (Bus System Clock - B20) este semnal de tact al sistemului. Initial acest semnal avea o frecventa de 8 MHz si reprezenta frecventa semnalul obtinut la iesirea PCLK a circuitului 82284 (Clock Generator & Ready Interface) a unui sistem pentru care valoarea tactului generat de cuartz era de 16 MHz. O perioada a semnalului PCLK definea o stare in care se gasea microprocesorul. Ca urmare semnalul BCLK trebuia sincronizat cu starea Ts, in care microprocesorul genera semnalele . Circuitul care genereaza semnalul BCLK are acces la liniile si si fronturile descrescatoare ale semnalului , sunt utilizate pentru sincronizarea lui BCLK. Datorita faptului ca acum, magistrala ISA este asincrona, fronturile semnalului BCLK prezinta tremuraturi (jitter) la vizualizarea pe osciloscop.

O perioada a semnalului BCLK defineste o stare a magistralei, deci pe durata unei perioade sunt mentinute semnalele ce controleaza transferul datelor, corespunzatoare unei stari "Tc. Pentru unele calculatoare frecventa semnalului BCLK este de 8,33Mhz. Acest lucru provine de la calculatoarele 80386/50 Mhz, la care BCLK era obtinut (gata sincronizat) prin divizarea tactului (CLK = 50) MHz cu 6.

CHRDY (I/O Channel Ready - A10). In situatia in care o placa adaptoare este lenta si nu reuseste sa realizeze transferul de date in timpul stabilit implicit de circuitul de control a magistralei, activarea liniei CHRDY forteaza controlerul de magistrala sa mai introduca o stare "Tc" (command state). Pe durata noii stari "Tc", nivelele logice ale semnalelor de control a transferului de date (SMRDC#, SMWTC#, MRDC#, etc.) sunt aceleasi ca in starea "Tc" anterioara. Semnalul CHRDY este prelucrat si ajunge la intrarile (Asynchronos Ready) sau (Synchronous Ready), a circuitului 82284 (sau a unuia echivalent cu acesta). Prin intermediul semnalului , microprocesorul este fortat sa introduca stari WAIT suplimentare.

NOWS# (No Wait State - B8). Aceasta linie este folosita pentru cartele de memorie de viteza pe 8 sau 16 biti. Activarea liniei reduce numarul implicit de stari wait de la 4 la 1 pentru o cartela de pe 8 biti si de la 1 la 0 pentru o cartela de 16 biti.

Cand decodoarele de pe cartele de memorie sau cartelele adaptoare I/O (Intrare/Iesire) recunoasc adresa cartelei respective, vor activa sau nu  liniile NOWS# sau CHRDY, controland in acest mod generarea semnalului catre microprocesor.

2. Semnale ce sunt utilizate pentru scriere/citire

Initial magistrala ISA a fost conceputa ca o prelungire a magistralei locale a microprocesorului (8088 si 80286). Datorita acestui fapt, semnalele utilizate pe liniile de control ale magistralei ISA, sunt echivalente in mare parte, cu cele ce apar pe liniile de control ale unui sistem cu microprocesor 80286.

Generarea semnalelor de control intr-un sistem cu 80286, poate fi urmarita pe schema din Fig. 2.5, iar formele de unda ce corespunzatoare ciclurilor de citire si scriere sunt prezentate in Fig. 2.6.

Intr-un sistem cu microprocesor 80286, o parte din semnalele corespunzatoare magistralei de control sunt generate de circuitul 82288 "Bus Controller" (Controler de magistrala). Cu ajutorul semnalelor si , primite de la microprocesor, circuitul 82288 decodifica tipul de operatie pe magistrala (magistrala locala a procesorului) pe care unitatea centrala intentioneaza sa-l realizeze, iar cu ajutorul semnalelor si CLK, primite de la circuitul 82284 (Clock Generator), circuitul 82288 isi sincronizeaza semnalele de control pe care le genereaza. Aceste semnale sunt primite de circuitul 82288 pe durata starii Ts (Send Status). Circuitu 82288 va raspunde acestora prin generarea unui semnal ALE (Adress Latch Enable) (Fig.2.5, Fig. 2.6), pe durata celei de-a doua perioade a CLK, care comanda incarcarea registrului transparent 8282 cu adresa A23 A0. Aceasta adresa este stabila dupa frontul cazator a lui ALE (incepind cu perioada a treia de tact).

In cazul unui ciclu de citire, linia (Memory Read Command) este activata in starea Tc (Comand State) si ea contribuie la selectarea cipurilor de memorie. Datele generate de memorie sunt transmise magistralei de date a microprocesorului prin intermediul tampoanelor bidirectionale cu trei stari 8286 (Bus Transciver). Sensul de transmitere este selectat de (Data Transmit/Receive).

Fig. 2.5. Sistem cu microprocessor 80286

Pentru citire, trebuie sa fie "0" logic. Tampoanele 8286 sunt validate de semnalul DEN (Data Enable). Acest semnal aste asociat cu semnalul (Slave Program / Enable Buffer). Atunci cand microprocesorul selecteaza controlerul de intreruperi 8259A si fie ii transmite date fie citeste datele transmise de el, controlerul 8259A blocheaza accesul acestor date pe magistrala de date prin . Datele sunt citite de microprocesor pe frontul cazator al tactului 4.

Fig. 2.6. Ciclul de scriere si citire pentru un sistem cu 80286

In cazul ciclui de scriere lucrurile se desfasoara cam la fel cu deosebirea ca de aceasta data (Data Transmit/Receive) trebuie sa aiba valoarea "1" logic (se transmit date dinspre procesor spre magistrala) iar data care urmeaza a fi inscrisa trebuie sa ramana stabila atat timp cat (Memory Write Command) este activ si ca urmare DEN valideaza tamponul 8286 pe o perioada mai lunga.

Din Fig.2.6, se observa ca adresele incep sa apara inainte de starea Ts dar ele nu sunt disponibile pe bus decat dupa activarea lui ALE si incarcarea registrului transparent 8282 (Fig. 2.5). Din acest motiv, liniile superioare de adresa pot fi preluate si decodificate inaintea aparitiei adresei stabile pe busul de date. In acest mod se poate identifica blocul de memorie accesat, inainte ca adresa sa ajunga pe magistrala. Deoarece semnalele (Memory Read Command), (Memory Write Command), (I/O Read Command) si (I/O Write Comand) apar mai tarziu, pentru a se putea sti ce tip de operatiune se va efectua pe magistrala (daca urmeaza sa se acceseze, memoria, sau un dispozitiv I/O), se vor folosi pentru decodare liniile (Memory I/O Select) si (Code Code/Interrupt Acknowledge). Algoritmul de selectie este prezentat in tabelul urmator:

MCE (Master Cascade Enable) este folosit de controlerul de intreruperi 8259A.

Liniile folosite pentru operatii de citire scriere, ale magistralei ISA

BALE (Buttered Adress Latch Enable -Activare adrese, conector B28). Are rolul de a incarca registri transparenti cu adresa corespunzatoare liniilor A19 A0 SA19 SA0. Totodata frontul descrescator a lui BALE, poate fi utilizat de catre cartelele de memorie pe 16 biti (de date), in scopul de a incarca rezultatul decodificarii liniilor LA17 LA23, (daca este cazul).

Daca microprocesorul nu este master pe magistrala BALE are valoarea 1 logic. Acest semnal mai poate fi considerat si un semnal de sincronizare al magistralei si isi are originea in semnalul ALE (Adress Latch Enable), generat de circuitul 82288 (Bus Controller).

SBHE# (System Bus High Enable - C1). Aceasta linie este controlata de dispozitive cu tri stari. Asociata cu valoarea liniei de adresa SA0 (conector A31), specifica daca transferul se refera la un cuvant pe 16 biti (SD15 SD0) sau la un octet aflat la o adresa para (SD7 SD0) sau la un octet aflat la o adresa impara (SD15 SD8).

Acest semnal isi are originea in semnalul (Bus High Enable) utilizat in PC XT pentru selectia memoriei. Dispozitivele pe 8 biti pot utiliza pentru functia de selectie.

In cazul PCXT, spatiul de memorie de 1M este divizat in doua zone a cate 512 KB fiecare, numite bank-uri. Primul bank de memorie (Lower Bank) avea iesirile de date conectate la liniile D7 D0 si al doilea bank de memorie (Upper Bank) avea iesirile de date conectate la liniile D15 D8

Liniile de adrese A19 A1, erau comune ambelori bank-uri si erau utilizate pentru a identifica locatia de memorie din cadrul bank-ului, in timp ce linia A0 si semnalul erau folosite pentru selectia bank-ului de memorie. Datele pot fi citite octet cu octet si in acest caz se va selecta doar cate un bank de memorie, iar utilizatorul va trebui sa stie pe ce linii de date va fi plasat octetul respectiv, sau pot fi accesate ambele bank-uri si in acest caz se va citi un cuvant pe 16 biti.

Modul de selectie a bank-urilor functie de semnalul este prezentat in tabelul urmator, iar modul de organizare a memoriei unui calculator PCXT este aratat in Fig. 2.7.

Microprocesorul are instructiuni ce permit transferuri pe octet (MOVSB) sau pe cuvint (MOVSW).

Ex:  MOVSB, A, <adr> -transfera octetul de la adresa <adr> in ACC

MVSW, A, <adr> -transfera cuvantul de la adresa <adr> in ACC

W = 0 MOVSB

W = 1 MOVSW

Cand se acceseaza un octet de la o adresa para, acesta este transferat pe liniile inferioare ale magistralei de date (D7 D0). In aceasta situatie nivelul "inactiv" al liniei de adresa A0 (A0=0) permite selectia locatiei aflata in blank-ul inferior. In acelasi timp nivelul = 1, inpiedica transferul octetului superior aflat in blank-ul superior, pe liniile D15 D8 (Fig.2.8).

Fig. 2.7. Organizarea memoriei unui PCXT

Fig. 2.8. Citirea unui octet din menorie

In mod similar cand se adreseaza un octet aflat la o adresa impara (A0 =1), se va invalida bank-ul inferior (prin A0=1) si se va valida bank-ul superior ( =0), octetul fiind astfel transferat pe liniile D15 D8.

In situatia in care se realizeaza transferuri pe cuvint de (16 biti) apar doua situati:

a)     Pentru transferul cuvantului se acceseaza o adresa para. In aceasta situatie, se spune ca respectivul cuvant este aliniat si transferul cuvantului se poate realiza intr-un singur ciclu de magistrala. Adresele de la care sunt preluate datele din cele doua bank-uri sunt identice si se afla pe liniile A19 A1, linii care sunt comune ambelor bank-uri (Fig. 2.9).

Fig. 2.9. Citirea unui cuvant "aliniat"

b)     Cand octetul mai putin semnificativ al cuvantului se afla la o adresa impara (adresa accesaaa de instructiunea de transfer pe 16 biti este impara), atunci cuvantul este nealiniat si se va transfera in doua cicluri de magistrala. In primul ciclu se va transfera octetul inferior (low) pe liniile D15 D8, cu semnalele de selectie A0=1 si = 0, si in al doilea ciclu (se incrementeaza PC) se va transfera octetul superior (high), aflat la adresa incrementata. Semnalele de selectie vor fi A0=0 si = 1 si liniile de transfer sunt D7 D0. Operatia este transparenta pentru program, singura deosebire fiind aceea ca de cate ori are loc un transfer pe 16 biti de la o adresa impara, operatia dureaza cu un ciclu de magistrala mai mult.

SMRDC# (System Memory Read Command -citire memorie, accesibil la conectorul B12). Linia este activata in timpul unui ciclu de citire din memorie, la o adresa cuprinsa intre 0 si 1M (000000h 0FFFFFh). Este folosit de cartele de memorie pe 8 si 16 biti. Semnalul isi are originea in semnalul (Memory Read Command) generat de 82288 (Bus Controller), (Fig.2.5).

MRDC# (Memory Read Command line -citire memorie 16 biti, accesibil la conectorul C9). Linia este activata in timpul tuturor ciclurilor de citire. Semnalul este folosit in special de cartelele pe 16 biti. MRDC# este singurul semnal de citire memorie, activat la aparitia unei adrese mai mari ca 1M. Semnalul isi are originea in semnalul (Memory Read Command) generat de 82288 (Bus Controller), (Fig.2.5).

SMWTC# (System Memory Write Command-scriere memorie, accesibil la conectorul B11)

Se foloseste pentru scriere, in aceleasi conditii ca si semnalul SMRDC#. Semnalul isi are originea in semnalul (Memory Write Command) generat de 82288 (Bus Controller), (Fig.2.5).

MWTC# (Memory write command-scriere memorie 16 biti, accesibil la conectorul C10).

Se foloseste pentru scriere, in aceleasi conditii ca si semnalul MRDC#. Semnalul isi are originea in semnalul (Memory Write Command) generat de 82288 (Bus Controller), (Fig.2.5).

IOWC# (I/O Write Command - scriere I/O, accesibil la conectorul B13). Semnalul isi are originea in semnalul (I/O Write Comand) generat de 82288 (Bus Controller), (Fig.2.5).

IORC# (I/O Read Command - citire I/O, accesibil la conectorul B14). Semnalul isi are originea in semnalul (I/O Read Command) generat de 82288 (Bus Controller), (Fig.2.5).

3. Semnale ce stabilesc marimea magistralei de date utilizate de placile adaptoare

Cand un decodor de adrese ce apartine unei cartele pe 16 biti conectate pe sloturile ISA, isi decodifica adresa, decodorul trebuie sa selecteze atat circuitele de interfata, ce sunt adresate, cat si sa activeze o linie de pe magistrala ISA care sa informeze microprocesorul ca placa respectiva este pe 16 biti. Functie de acestea microprocesorul realizeaza transferuri pe 8 biti sau pe 16 biti cu cartele respectiva. Aceste linii sunt M16# (Memory size 16) si IO16# (I/O size 16).

M16# (Memory Size 16 - Selectie cip memorie pe 16 biti, accesibil la conectorul D1).

Acest semnal este generat de placile de extensie cu memorii de 16 biti, atunci cand sunt adresate. M16# "informeaza" circuitele de comanda a magistralei ca data poate fi transferata pe 16 biti. Ca urmare vor fi comandate tampoanele corespunzatoare ambilor octeti de pe magistrala de date .

Daca placa permite doar transferuri de date pe 8 biti, atunci linia M16# nu este activata.

Daca linia M16# este activata circuitul de control al magistralei insereaza o singura stare de "wait". daca totodata si linia NOW# este activata, atunci transferul se va realiza intr-o singura perioada a semnalului BCLK (o singura stare Tc).

IO16# (I/O  size 16 - Selectie interfata pe 16 biti, accesibil la conectorul D2). Semnalul este similar cu M16# numai ca se refera la cartelele I/O (Intrare/Iesire).

Prin intermediul semnalelor de pe liniile M16# si IO16#, se comanda:

Tampoanele de pe magistrala de date;

Numarul de ciclii de pe magistrala necesari instructiunilor de transfer.

4. Semnale utilizate de sistemul de intreruperi

si pentru sincronizarea transferurilor DMA

IRQx (Intrerupt Request x - Cerere de intrerupere). Aceste linii vor fi mai amplu discutate intr-un capitol urmator. Functionarea acestor linii se bazeaza pe modul de functionare al circuitului 8259A (Interrupt Controller).

DRQ[3 0] si DRQ[7 DMA Request) -Cerere de intrerupere pentru canalele 0 3 si 5 7. DRQ4 nu este prezent pe ISA, el fiind folosit de unul din cele doua circuite 8237 (DMA Controller), cu care este implementat sistemul DMA al calculatorului (circuitul slave).

DACKx# (DMA acknowledge) - Recunoastere cerere DMA, corespund cererilor DMA prezentate anterior. Sunt active pe o logic.

TC (Transfer Complet -conector B27). Acest semnal provine de la controlerul DMA, si semnifica terminarea transferului blocului de date solicitat de o cerere DMA

AEN (Adress enable -conector A11). Acest semnal este folosit atunci cand controlerul DMA devine "master" pe magistrala. Cand AEN este activ, controlerul DMA poate avea acces la magistrala de adrese a sistemului. Acest semnal mai are rolul de a preveni dispozitivele de Intrare/Iesire ca pe magistrala se realizeaza un transfer DMA.

MASTER16# (accesibil la conectorul D17). Acest semnal este activat de o placa "master" de 16 biti (16-bit ISA bus master), atunci cand primeste controlul asupra magistralei, de la procesor. Activarea semnalului MASTER#, implica dezactivarea semnalului AEN, placuta master putand controla, prin intermediul magistralei de comanda, intreg sistemul.

5. Semnale utilizate in scopuri diverse

RESET (accesibil la conectorul B2). Cand sistemul este alimentat, linia RESET ramaie activata pana ce tensiunea se stabilizeaza. Totodata RESET ramine activata si in situatia in care tensiunea de alimentare scade sub nivelul acceptabil.

Rolul semnalului RESET :

Impiedica cartelele adaptoare sa faca ceva pana ce tensiunea de alimentare nu a devenit stabila;

Forteaza toate cartelele de pe magistrala sa porneasca in faza (simultan) cu microprocesorul.

CHCHK# (Channel or I/O check, disponibil la conectorul A1). Este semnalul de eroare al magistralei ISA.

Acest semnal poate fi generat de cartelele de pe megistrala ISA, pentru a sesiza microprocesorul de o eroare aparuta. In acest mod se poate genera o intrerupere nemascabila (NMI) daca liniile care conduc la pinul NMI sunt validate. In Fig. 2.10. este prezentat modul in care poate fi lansata o intrerupere nemascabila.

REFRESH# (Accesibil la conectorul B19). Activarea liniei se face daca se executa un ciclu de "refresh" a memoriei DRAM.

OSC (Accesibil la conectorul B30) Magistrala ISA asigura o linie de tact de frecventa 14,31818Mz care poate fi utilizata de catre cartelele ISA. Aceasta frecventa este un multiplu al frecventei purtatoare a semnalului de crominanta.

Fig. 2.10. Modul de realizare a unei intreruperi nemascabile