Circuite basculante bistabile (CBB)

Circuite basculante bistabile (CBB)

Celula fundamentala de memorie in sistemele logice secventiale, CBB are doua stari stabile, trecerea dintr-o stare in alta facandu-se numai la aplicarea unei comenzi din exterior. Prin examinarea starii iesirilor se poate deduce ultima comanda primita de circuit. Variantele cele mai simple de CBB cu o singura bucla de reactie, latch-urile de tip SR sau D sunt circuite de ordinul unu. Alte CBB mai evoluate care au doua bucle de reactie , bistabilele de tip JK, D si T sunt circuite de ordinul doi. Dupa natura functionarii lor se impart in CBB asincrone si sincrone.

In cazul circuitelor basculante sincrone modificarea starii circuitului are loc la momente de timp determinate de un semnal ce tact (ceas, clock). Modificarea poate avea loc pe frontul sau palierul semnalului de ceas așa cum se poate vedea in figurile 6.2 și 6.3. In cazul in care are loc pe frontul crescator sau palier (nivel) "1" atunci se spune ca circuitul este activ pe "1". Daca modificarea are loc pe frontul descrescator sau palier "0" se spune ca circuitul este activ pe "0".

Latch-ul de tip SR

Latch-ul SR este un circuit bistabil asincron care are doua intrari de comanda (intrari de date) notate S (de la SET-punere la 1) si R (de la RESET - punere la zero) si doua iesiri Q si . Notatia folosita pentru iesiri indica faptul ca iesirile circuitului sunt complementare. Intrarea S se va folosi pentru a inscrie informatia in circuit, pe cand intrarea R pentru a sterge informatia din circuit. In mod uzual informatia se asociaza cu cifra binara 1. Cu aceeasi cifra se va asocia si comanda activa aplicata la intrare.

Cel mai simplu bistabil se obtine prin interconectarea a doua porti SAU-NU, asa cum se prezinta in figura 6.4.a.

Din tabelul starilor latch-ului SR (figura 6.4.b) rezulta ca starile stabile ale circuitului sunt Q=1 (=0) si Q=0 (=1). Daca ambele intrari ale circuitului sunt pe 0, circuitul nu isi modifica starea anterioara si se gaseste in una din cele doua stari stabile. Daca se aplica S=1 si R=0, iesirea Q trece in 1 (setarea latch-ului), iar in 0. Combinatia opusa, S=0 si R=1, va comanda tranzitiile Q=0 (stergerea latch-ului) si =1. In situatia in care combinatia logica aplicata la intrari este R=1 si S=1 circuitul intra intr-o stare ce nu este permisa intrucat pe de o parte Q==0, ceea ce nu este compatibil cu necesitatea ca ele sa fie complementate, iar pe de alta parte nu poate fi precizata starea imediat urmatoare atunci cand ambele intrari trec simultan pe 0. Aceasta situatie este, prin urmare, evitata in utilizarea corecta a circuitului.

Un bistabil SR poate fi realizat si cu doua porti SI-NU (fig. 6.5) interconectate intr-un mod similar circuitului prezentat inainte. Notarea intrarilor prin si indica ca modificarea starii circuitului se produce atunci cand una dintre ele ia valoarea 0. Acest tip de bistabil se numeste bistabil

Functionarea circuitului trebuie analizata plecand de la o stare inițiala presupusa și aplicand cele patru combinații posibile la intrare. Aplicand combinația =1 circuitul nu iși schimba starea, indiferent de starea inițiala. Combinatia interzisa la intrare este =0 (Q=Q=1). Aplicarea unui "0" la intrarea S̅ duce la "setarea" circuitului, adica trecerea ieșirii Q in "1" daca inițial era in "0", respectiv ramanerea in "1" daca starea inițiala era "1", așa cum se poate vedea in figura 6.6.

In figura 6.7 se poate vedea comportarea circuitului la aplicarea unui "0" la intrarea de reset R̅. Daca starea inițiala a circuitului era Q=1 acesta trece in Q=0. Daca starea inițiala era Q=0, circuitul nu iși schimba starea.

Aplicație cu latch-SR pentru eliminarea comutarilor false

Un latch-SR poate fi utilizat cu succes pentru eliminarea comutarilor false care apar la inchiderea sau deschiderea unui contact datorita oscilațiilor mecanice cunoscute in literatura sub numele de ".bounce". Un astfel de circuit este prezentat in figura 6.8. Daca in starea inițiala comutatorul este in poziția 1, latch-ul se afla in starea de reset deoarece intrarea R̅ = 0. La trecerea comutatorului din poziția 1 in poziția 2 intrarea S̅ devine = 0 pentru un timp scurt, ceea ce are ca efect trecerea ieșirii in starea Q = 1. Chiar daca datorita oscilațiilor intrarea S revine la valoarea 1, circuitul ramane setat pana cand comutatorul nu revine in poziția 1.

Figura 6. . Utilizarea latch-ului SR pentru eliminarea comutarilor false

Latch-ul SR cu intrare de autorizare

Intr-un sistem secvential este necesar ca modificarea starii unui circuit bistabil sa se faca doar in prezența unui semnal de autorizare (validare) care poate fi un semnal de tact activ pe palier (Clk) sau un validare (EN). Bistabilul SR sincron prezentat in figura 6.9 se obtine prin completarea structurii SR din figura 6.5 cu alte doua porti SI-NU, cu doua intrari si amplicarea semnalului EN(Clk) simultan la ambele porti. Portile P₁ si P₂ formeaza latch-ul propriu-zis, iar P₃ si P₄ sunt porti de control ce determina starea bistabilului dupa ce apare impulsul de tact.

Se remarca ca, pentru EN=0, iesirile portilor P₃ si P₄ sunt in stare logica 1 si bistabilul nu isi modifica starea. In tabelul din figura 6.9.b, care descrie functionarea circuitului, starea iesirii Q inainte de aparitia impulsului de tact este desemnata prin Q_n, iar starea lui Q dupa impulsul de tact prin Q_n+1. Precizarea ramane valabila si pentru notatiile S_n si R_n. Pentru ca starea iesirii circuitului dupa terminarea impulsului de tact sa fie bine definita, este necesar ca semnalele aplicate la intrarile R si S sa nu se modifice pe durata impulsului de tact. Combinatia logica R=S=1 trebuie evitata intrucat la terminarea impulsului de tact starea iesirii circuitului este ambigua si nu poate fi definita. Pentru EN=1 portile de intrare sunt deschise (functioneaza ca inversor), iar circuitul functioneaza asincron, orice modificare ale intrarilor de date se reproduc la iesire. Pentru asigurarea functionarii sincrone trebuie evitate schimbarile intrarilor de date pe durata cat portile de intrare sunt deschise.

O notatie larg raspandita pentru tact (T), in literatura este Ck sau Clk. Ck reprezinta prescurtarea cuvantului englezesc Clock - ceas.

Formele de unda corespunzatoare functionarii circuitul basculant bistabil SR sincron sunt prezentate in figura 6.10.

Latch-ul de tip D cu intrare de autorizare

Latch-ul de tip D este un circuit bistabil de ordinul 1 avand o singura intrare de date D și o intrare de autorizare EN. Schema și simbolul circuitului sunt prezentate in figura 6.11.

Funcționarea circuitului este simpla. Cand intrarea de date D=1 și intrarea de validare EN=1 atunci circuitul este setat, adica ieșirea devine 1. Daca intrarea de date D=0 și intrarea de validare EN=1 atunci circuitul este resetat, adica ieșirea Q=0. Cat timp intrarea EN=0 nici o modificare la intrarea de date nu se transmite la ieșire.

Circuite bistabile SR cu comutare pe front

O mare parte a circuitelor secvențiale sincrone folosesc circuite bistabile cu comutare pe front. Aceste circuite iși modifica starea numai pe frontul crescator sau cel descrescator al impulsului de tact. Simbolul utilizat pentru a identifica un circuit cu comutare pe front este un mic triunghi, ( in interiorul simbolului la intrarea de tact.

Figura 6. . Bistabilul de tip SR cu comutare pe front

Intrarile S și R ale bistabilului SR se numesc intrari sincrone deoarece comenzile aplicate pe aceste intrari sunt transferate la ieșire sincron cu frontul activ al impulsului de tact. Pentru un bistabil SR activ pe frontul crescator al tactului ca cel prezentat in figura 6.12 funcționarea este prezentata in continuare. Pentru S=1 și R=0, pe frontul crescator al tactului circuitul, Q devine "1". Cand S=0 și R=1 pe frontul crescator al tactului, Q devine 0. La aplicarea comenzii S=R=0 starea circuitului nu se schimba, iar combinația S=R=1 este interzisa.

Pentru realizarea unui circuit ca cel de mai sus se poate utiliza schema de principiu prezentata in figura 6.13.

Pentru detectarea frontului crescator se poate utiliza un circuit ca cel din figura 6.14(a), iar pentru detectarea frontului descrescator un circuit ca cel prezentat in figura 6.14(b).

Bistabilul JK sincron

Circuitul bistabil JK sincron inlatura nedeterminarea care apare in urma aplicarii combinatiei logice S_n=R_n=1 la intrarile bistabilului SR sincron prin utilizarea unor bucle suplimentare de reactie ce includ portile P_3­ si P₄ (figura 6.5.a). Primele trei linii ale tabelului de adevar a bistabilului JK coincid cu liniile corespunzatoare ale tabelului de adevar a circuitului SR (fig. 6.5.b). Cand J_n=K_n=1, starea iesirii circuitului este complementata in urma aplicarii impulsului de tact, Q_n+1=_n si se inlatura ambiguitatea ce exista in functionarea bistabilului SR.

Bistabilul J-K, asa cum este prezentat in figura 6.5, continua sa prezinte o serie de neajunsuri. Daca durata impulsului de tact este mult mai mare decat timpul de propagare printr-o poarta, t_pd, se poate constata ca data fiind dependenta dintre starea portilor de la intrarea circuitului de iesirea lui, in anumite situatii circuitul oscileaza. Astfel pentru J=K=1, deoarece iesirea isi complementeaza starea pe durata aplicarii impulsului Ck, iesirea circuitului va bascula continuu intre 0 si 1.

CBB JK Master-Slave

Inlaturarea inconvenientelor rezultate, ca urmare a conectarii directe a intrarilor unui circuit bistabil la iesiri pe durata aplicarii semnalului de tact este realizat prin conectarea in serie a doua bistabile sincrone intr-o configuratie denumita MASTER-SLAVE (stapan-sclav), reprezentata in figura 6.6.a.

Transferul informatiei de la intrare la iesire are loc in doua etape:

1. Informatia este inscrisa in CBB stapan (pe frontul crescator al tactului);

2. Pe frontul descrescator al tactului se transfera informatia din CBB stapan la CBB sclav.

Pentru ca reactia la intrari este luata de la iesirile CBB sclav rezulta ca pe perioada impulsului de tact semnalele de reactie nu se modifica.

Impulsurile de tact sunt aplicate direct primului bistabil (master) si inversate celui de al doilea bistabil (slave). Astfel pentru C_k=1 este permis accesul datelor de la intrare in bistabilul master. A doua sectiune este in schimb inhibata si prin urmare iesirile circuitului nu se modifica. La terminarea impulsurilor de tact C_k=0, primul bistabil este blocat, iar bistabilul slave transfera informatia continuta in master la iesire. Asa cum se vede in figura 6.6.b in functie de nivelul semnalului C_k, bistabilul MS trece prin 4 faze distincte de functionare:

Inhibarea etajului slave

Validarea intrarii datelor in etajul master

Inhibarea etajului master

Transferarea datelor din master in slave

Se poate constata ca este evitata conectarea simultana a ambelor sectiuni ale circuitului. Spre deosebire de bistabilele sincron prezentate anterior, modificarea iesirii se face dupa un impuls complet de tact pe frontul negativ si nu pe durata impulsului de tact.

Circuitul bistabil JK master-slave din figura 6.7 are avantajul fata de varianta prezentata anterior ca inlatura aparitia oscilatiilor iesirii pe durata impulsului de tact. Transferul informatiei se face corect, daca intrarile J si K sunt mentinute constant pe toata durata tactului. Modificarea starii iesirii circuitului se face pe frontul posterior al tactului. Circuitul poate fi actionat si asincron prin intermediul intrarilor (preset = aducere la 1) si (clear = aducere la 0). Intrarile si sunt active atunci cand nivelul semnalului aplicat este coborat si modifica starea circuitului indiferent de starea impulsului de tact.

Datorita marii lor versatilitati CBB JK-MS s-au impus in componenta tuturor familiilor logice, atat ca circuite de sine statatoare, cat si ca celula de baza in circuite secventiale mai complexe: numaratoare, registre etc.

De exemplu in cadrul seriei TTL ;

-CDB472E-CBB JK-MS cu porti SI de 3 intrari;

-CDB473E- doua bistabile JK-MS cu intrari separate pentru si

-CDB476E- doua bistabile JK-MS cu si

CBB de tip D

In situatiile in care se doreste stocarea informatiei de pe o singura linie de semnal, se folosesc circuite basculante bistabile de tip D. Acestea se obtin din celulele SR sau JK asincrone daca legam D=S= sau D=J=. Simbolul, modul de

realizare si tabelul de adevar sunt reprezentate in figura 6.8.

Circuitul basculant sincron de tip D are o singura intrare de date D, o intrare de tact C_k si doua intrari asincrone prioritare si cu acelasi rol ca la bistabilul JK-MS. La furnizarea impulsului de tact informatia aflata la intrarea circuitului este transferata la iesire, fiind retinuta atat timp cat nu apare un nou tact sau nu se actioneaza asupra intrarilor asincrone.

Structura simpla a bistabilelor D si utilizarea lor ca elemente de memorie a impus realizarea si acestui tip de circuite in cadrul familiilor logice. Circuitele bistabile de tip D reprezentative sunt:

- CDB474- contine 2 bistabile D cu intrari D, C_k, separate.

- CDB475- contine 4 bistabile D. Bistabilele   au intrari D separate si intrari C_k comune pentru doua circuite.

CBB de tip T

O alta varianta de circuit basculant cu o unica intrare de date sincrona este bistabilul de tip T (figura 6.9). Potrivit tabelului de adevar al circuitului daca intrarea T este la nivel logic 1, dupa aplicarea tactului, iesirea isi complementeaza starea avuta anterior, in caz contrar se mentine starea anterioara.

Circuitele bistabile de tip T nu sunt disponibile sub forma integrata, dar ele pot fi usor implementate pe baza circuitelor de tip JK-MS sau D ca in figura 6.9.a si b.

Asa cum se poate remarca, bistabilele T sunt circuite care impart la 2 semnalul aplicat la intrarea de tact si din acest motiv sunt utilizati pe larg in circuitele secventiale de numarare.