Lucrarea nr. 5: STUDIUL ELEMENTELOR DE MEMORARE

1. SCOPUL  LUCRARII

In lucrare se studiaza unele aspecte referitoare la structura interna si functionarea principalelor celule de memorare precum si unele aplicatii ale acestora.

2. CONSIDERENTE TEORETICE

Efectul reactiei asupra unui circuit logic combinational este dependent de numarul nivelelor logice inversoare peste care aceasta actioneaza. Astfel, se poate arata ca se obtin structuri oscilante, daca numarul etajelor inversoare este impar sau, structuri ce se blocheaza daca numarul etajelor inversoare este par. Structurile cu numar par de inversoare sunt utile in realizarea celulelor de memorare a valorilor logice.

Functia de baza a unei celule de memorare este de a mentine nealterata in timp o stare logica anterior introdusa. Pentru a fi utila in practica celula trebuie sa poata fi scrisa (modificarea starii logice a celulei) si/sau citita (aflarea starii logice inregistrate in celula).

In vederea scrierii, o celula de memorare prezinta in caz general doua tipuri de intrari:

intrari pasive, prin intermediul carora se indica noua starea logica ce trebuie inregistrata, dar nu si momentul in care se produce modificarea;

intrari active, prin intermediul carora se indica momentul in care vechea stare este inlocuita cu una noua specificata de intrarile pasive.

Prin urmare, intrarile active raspund la intrebarea cand, iar cele pasive la intrebarea cum se va modifica continutul celulei de memorare.

Intrarile elementelor de memorare pot fi: active pe nivel cazul latch-urilor, sau active pe tranzitie cazul bistabililor.

2.1. Elemente de memorare cu acces prin nivel ( Latch-uri )

Latch SET- RESET elementar ( Latch RS asincron)

Fiind realizat numai din doua porti, doua NAND-uri sau doua NOR-uri, asa dupa cum se arata si in fig.1, latch-ul RS asincron este cea mai simpla structura de memorare cu acces prin nivel.

Fig.1 Exemple de latch-uri SET-RESET elementare

Observatii:

Din analiza structurilor prezentate in fig. 1 se observa ca intrarile de SET si RESET pot fi sensibile, cu alte cuvinte pot fi activate, atat pe nivel logic zero - cazul structurii cu NAND, cat si pe nivel logic unu - cazul structurii cu NOR.

Cand este activata numai intrarea de SET, se executa functia de pozitionare (setare), adica, in celula de memorare se inscrie valoarea logica unu (Q=1 si F=0).

Cand este activata numai intrarea de RESET, se executa functia de stergere (resetare), altfel spus, in celula de memorare se inscrie valoarea logica zero (Q=0 si F=1)..

Cand ambele intrari sunt inactive se executa functia de memorare, caz in care informatia existenta in celula nu se modifica.

Cand ambele intrari sunt inactive circuitul are un comportament nedorit trecand intr-o stare in care, pentru prima data iesirile sunt necomplementare (Q=1, F=1).

Uneori, se afirma ca starea in care ambele intrari sunt active este interzisa deoarece provoaca hazard. In realitate, hazardul nu este provocat de starea in sine - dovada fiind faptul ca iesirile sunt cunoscute, ci de iesirea simultana a intrarilor din aceasta stare in cea de memorare. Asa dupa cum se stie, trecera a doua semnale, spre exemplu din 00 in 11, nu poate avea loc simultan decat extrem de rar, cel mai adesea aceasta tranzitie se face pe una din cel doua cai posibile: 00 11 sau 00 11. Starea intermediara, urmata semnale de comanda, este responsabila de evolutia viitoare a circuitului dar, din nefericire aceasta nu poate fi indica cu precizie. Asadar, trecerea semnalelor de comanda din starea in care ambele sunt active, in starea in care ambele sunt inactive, va conduce circuitul intr-o stare complet neprecizabila.

Schema fiind foarte simpla nu prezinta o distinctie neta inte intrarile active si cele pasive.

Deficiente ale latch-urilor RS elementare

Existenta starii necomplementare a iesirilor atunci cand ambele intrari activate. Precizam ca sunt si structuri la care aceasta problema este eliminata.

Genereaza hazard pentru trecerea semnalelor de comanda din starea in care ambele sunt active, in starea in care ambele sunt inactive.

Nediferentierea neta intre intrarile active si cele pasive deci, nu se poate face o separare intre cand si cum se va modifica starea celulei.

Latch SET- RESET sincron ( Latch RS sincron)

Aceasta structura prezinta, in plus fata de cea anterioara, doua porti plasate pe intrarile de SET si de RESET, porti ce sunt "deschise" sau "blocate" de catre semnalul aplicat pe intrarea CK, denumita intare de ceas sau de clock.

In functie de schema logica adoptata, intrarea de clock poate fi sensibila (activata) pe nivel logic zero sau pe nivel logic unu. O schema de latch sincron cu intrarea de ceas activa pe unu logic este cea din fig.2.

Functionare:

Pentru intervalul de timp in care CK=1, portile P1si P2 se afla in stare "deschisa", situatie ce permite accesul semnalelor de pe intrarile R si S spre latch-ul elementar. In contextul de fata, din punct de vedere functional, comportamentul latch-ului sincron este identic cu cel elementar.

Pentru intervalul de timp in care CK=0, iesirile portilor P1si P2 sunt fortate in unu logic, indiferent de starea logica a celorlalte intrari (porti "blocate"), ceea ce inseamna ca latch-ul elementar primeste comanda de memorare.

Informatia memorata pe durata de timp in care CK=1este ultima stare logica dictata de intrarile S si R din vremea cand CK=0.

Fig. 2 Exemplu de latch SR sincron

Observatii

Pe durata activa a semnalului de ceas, latch-ul sincron prezinta toate deficientele prezentate pentru structura elementara.

Pentru situatia in care nivelul activ al semnalului de ceas este de scurta durata, iar semnalele de intrare de pe S si R nu se modifica pe durata acestui nivel, putem afirma ca: intrarea CK joaca rol de intrare activa iar intrarile S si R intrari pasive. Numai in acest caz apare o separare functionala a intrarilor.

Latch-ul de tip D

Aceasta celula de memorare vine sa corecteze comportamentul ambigu al latch-urilor anterioare pentru tranzitia generatoare de hazard. Problema a fost rezolvata in mod simplu, prin interzicerea activarii simultane a intrarilor, ca urmare a conectarii unui inversor intre intrarile de SET si RESET ale unui latch. Totodata sa rezolvat si problema complementaritatilor iesirilor

Fig. 3 Exemplu de latch D

Functionare:

Pentru intervalul de timp in care CK=1 (nivel activ), portile P1si P2 sunt "deschise" iar informatia de pe intrarea D are acces spre latch-ul elementar. Datorita modului de conectare, se poate arata ca Q = D, motiv pentru care se spune ca latch-ul de tip D este transparent pe nivelul activ al ceasului.

Pentru intervalul de timp in care CK=0 (nivel inactiv), portile P1si P2 au iesirile in unu logic, idiferent de starea intrarii D, astfel ca latch-ul elementar se afla in regim de memorare.

Informatia memorata pe durata in care CK=1reprezinta ultima stare logica a intrari D din vremea cand CK=0.

Pentru anumite scheme logice, in care modificarea iesirilor se doreste a fi sincrona cu semnalul de ceas, comportamentul latch-urilor de a-si modifica iesirea oriunde pe durata activa a acestui semnal, poate deveni suparator. O metoda de eliminare a acestui fenomen este de a reduce durata activa a semnalului de ceas astfel incat semnalele de comanda sa nu aiba timp sa se mai modifice.

2.2. Elemente de memorare cu acces prin tranzitie ( Bistabili )

O deosebirea fundamentala intre un latch si un bistabil consta in modul in care are loc modificarea iesirilor. Astfel, pentru latch-uri iesirea se poate modifica oriunde pe nivelul activ al semnalului de ceas, pe cand, pentru bistabili modificarea iesirii se face intotdeauna sincron cu o anumita tranzitie a semnalului de ceas, denumita tranzitie de baasculare.

Definitii:

Tranzitia de basculare, sau tranzitia activa, a semnalului de ceas este acea tranzitie, negativa sau dupa caz pozitiva, care poate modifica iesirea bistabilului.

Tranzitia neutra a semnalului de ceas este opusul tranzitiei de basculare. Aceasta tranzitie nu poate modifica iesirea bistabilului in nici o situatie.

Clasificarea bistabililor

Dupa momentul de citire a intrarilor pasive, moment raportat la semnalul aplicat intrarii active, distingem trei tipuri de bistabili.

A1. Bistabili cu comanda pasiva intre tranzitii.

Pentru acesti bistabili exista cel putin o situatie in care schimbarea iesirii, executata in mod evident la tranzitia de basculare a intrarii active, este impusa de o stare a intrarilor pasive, anterioara tranzitiei de basculare.

A2. Bistabili cu comanda pasiva la tranzitia activa (EDGE TRIGGERED FLIP FLOP)

Iesirea se stabileste sincron cu tranzitia de basculare a intrarii active, si se face in functie de starea intrarilor pasive din acest moment, al producerii tranzitiei active.

A3. Bistabili cu comanda pasiva la tranzitia neutra

Modificarea iesirilor este impusa de starea intrarilor pasive din momentul producerii tranzitiei neutre si este executata la aparitia tranzitiei de basculare.

Dupa modul de organizare al structurii se disting doua tipuri de bistabili

B1. Bistabili edge triggered

Structura este compusa dintr-un element de memorie cu acces prin nivel la care se pasivizeaza una din intrari prin intermediul unei retele de porti logice. Rolul retelei de porti este acela de a permite accesul informatiei spre elementul de memorie doar pe tranzitia de basculare a intrararii nepasivizate.

Fig. 4. Schema de principiu a unui bistabil edge triggered

B2. Bistabili cu structura master- slave ( Bistabili M-S)

O structura master-slave se obtine prin cascadarea a doua elemente de memorare ce sunt comandate in contratimp. In acest mod, pe un nivel al semnalului de ceas se face accesul informatiei in master iar pe celalalt se face transferul din master spre slave.

Fig. 5 Schema de principiu a unui bistabil MASTER - SLAVE

In functie de tipul memoriei utilizate pentru master, respectiv slave, se disting patru tipuri de structuri master slave:

- latch-latch, caz in care se obtine un comportament de bistabil cu comanda pasiva intre tranzitii;

- edge triggered - latch, caz in care se obtine un comportament de bistabil cu comanda pasiva la tranzitia neutra bascularii;

- celelalte doua combinatii nu prezinta noutati din punct de vedere functional fata de variantele anterioare.

Tipuri de bistabili

Caracterizarea bistabililor se poate face prin:

Ecuatia de structura, in care se face o descriere intocmai a schemei logice utilizate in realizarea bistabilului.

Ecuatia functionala, in care se prezinta evolutia iesirii bistabilului in functie de starea intrarilor pasive detectate la tranzitia de basculare.

Bistabilul de tip T

Bistabilul de tip D

Bistabilul de tip SR

Bistabilul de tip JK

Bistabilii realizatii in structuri integrate prezinta, pe langa intrarile specifice, una sau doua intrari ce sunt tratate prioritar. Aceste intrari, cand sunt activate, permit aducerea fortata a bistabilului intr-o stare logica in mod independent de semnalul de ceas si idiferent de starea logica a intrarilor pasive.

Intrarea de aducere fortata a bistabilului in starea zero, este de regula activa pe nivelul Low al semnalului aplicat, si este denumita ; notatiile uzuale pentru aceasta intrare suntrespectiv .

Intrarea de aducere fortata a bistabilului in starea unu, este de regula activa pe nivelul Low al semnalului aplicat, si este denumita ; notatiile uzuale pentru aceasta intrare suntrespectiv .

Tinand cont de observatiile anterioare, in figura de mai jos se prezinta doua simboluri complete de bistabili.

3. DESFASURAREA LUCRARII

3.1. Folosind un circuit 7400 realizati pe macheta de test un latch elementar dupa care testati raspunsul acestuia la cele patru combinatii de intrare posibile.

3.2. Extrageti din foile de catalog configuratia terminalelor pentru circuitele 7473, 7474, 7475, 7476 dupa care precizati rolul terminalelor si precizati particularitatile acestor circuite.

3.3. Folosind tabelul de adevar al latch-ului elementar realizat cu NAND-uri, sa se deseneze formele de unda ale semnalelor din punctele x1, x2, x3, Q, ale schemei logice de mai jos, in conditiile in care la intrarile C si I sunt aplicate semnalele desenate alaturat. Folosind semnale adecvate pentru intrarile I si C, preluate de pe placa cu generatoare de semnal din laborator, sa se vizualizeze cu ajutorul osciloscopului cu doua spoturi intrarea C si iesirea Q.

Intrebari:

Ce conditii trebuie sa indeplineasca impulsurile de unu logic aplicate pe intrarea I pentru ca acestea sa se regaseasca la iesirea Q?

3.4. Realizati pe macheta de test schema logica din figura de mai jos, dupa care in punctul A aplicati un semnal cu frecventa de aproximativ 100 Khz. Desenati corelat in timp, dupa ecranul osciloscopului, formele de unda din punctele: A, x1, x2, x3 in urmatoarele situatii:

a) factorul de umplere al semnalului de intrare este 0,5 (durata de unu este egala cu durata de zero);

b) factorul de umplere al semnalului de intrare este diferit de 0,5.

Intrebari:

Care este legatura dintre frecventa semnalului de intrare si cea a semnalelor de iesire?

Care este factorul de umplere al semnalelor de iesire ? Este el afectat de factorul de umplere al semnalului de intrare ?

Prin ce difera semnalele din punctele x2 si x3 ? Dar cele din punctele x1 si x3?

Cum explicati eventualele diferente aparute intre semnalele de iesire?

Ce se intampla cu semnalele de iesire daca intrarea a bistabilului D este conectata la masa montajului? Dar daca, pornind din schema initiala, intrarea a bistabilului JK este activa ?

Cum trebuie prelucrate semnalele x1 si x2 pentru a reface semnalul de intrare ?

Folosind ceasul manual de pe placa cu generatoare de semnal din laborator, se va realiza schema logica de mai jos, in care partea neincadrata se realizeaza pe macheta de test folosind doua circuite de tipul 7473. Dupa aducerea la zero a tuturor bistabililor, se noteaza starile logice ale iesirilor Qc, Qb, Qa dupa fiecare actionare a comutatorului cu revenire, SW, pentru urmatoarele cazuri: a) conexiune intre T si P; b) conexiune intre T si Q.

Intrebari:

Care este numarul maxim al starilor distincte obtinute pentru T legat la P ?

Comparati succesiunea starilor pentru cazurile a) si b) dupa un numar de actionari egal cu numarul maxim anterior determinat; in ambele cazuri se pleaca de la starea in care toti bistabilii sunt zero. Care sunt observatiile dumneavoastra si cum se pot justifica ?

3.6. O schema de principiu ce poate fi utilizata pentru asignarea de coduri binare tastelor unei claviaturi este prezentata mai jos.

Din compararea schemei bloc cu schema electrica a machetei de laborator se cere: sa studiati modul de implementare a blocurilor, particularitati in conectarea circuitelor, modul de functionare al schemei.