Descriere a functionarii proiectului - Proiectul consta in obtinerea unor forme de unda in functie de semnalele aplicate la intrare.

Semnalul de clock al bistabilelor este generat de un oscilator realizat cu o porta de tip Trigger Schmith. Rezistenta aferenta oscilatorului este de 180kΩ iar capacitatea condensatorului este de 47pF. Aceastea au fost calculate pentru o perioada de aproximativ 10us. Poarta Trigger Schmith folosita se afla in integratul CD140106, acesta continand 6 astfel de porti.

Semnalul de la sursa de curent de 5V este prelucrat de oscilator si transformat in semnal dreptunghiular. Cand circuitul este alimentat, la intrarea inversorului avem nivelul 0, deci la iesire va fi 1. Prin rezistenta se incarca condensatorul pana cand tensiunea la intrarea inversorului ajunge la pragul pozitiv al portii Trigger Schmith. Odata atinsa aceasta valoare, la intrare vom avea nivel 1 logic, iar la iesire 0 logic, iar condensatorul incepe sa se descarce pana cand valoarea tensiunii atinge valoarea aferenta pragului negativ al portii Trigger Schmith.

Tema: Sa se proiecteze, cu circuite logice CMOS, un automat finit pornind de la formele de unda date. 

Tabelul cu starile echivalente:

Reducerea numarului de stari:

0,1,2,11->0       3,4,5->1 6,7,8->2 9,10->3

Codificarea starilor

Regula 1: Starile prezente care au aceeasi stare urmatoare,pentru aceleasi intrari, primesc coduri adiacente.

Regula 2: Starile urmatoare unei stari prezente, care se afla pecoloane cu intrari diacente, primesc coduri adiacente.

Regula 3: Starile prezente, care au in corespondenta iesirii dentice pentru aceleasi intrari, primesc coduri adiacente.

Regula 4: Codurile cu mai multe zerouri se atribuie starilor careapar o singura data pe mai multe coloane.

Regula 5: Starile circuitului intre care exista tranzitii primesc coduri adiacente.

Rezultatul codarii:

0-00 1-01 2-10 3-11

Tabel de adevar Tabelul de tranzitie

Tabele de tranzitie si adevar pentru bistabile de tip JK.

Prelucrarea semnalului cu bistabile de tip JK.

Cu ajutorul diagramelor Veitch-Karnaugh se minimizeaza functiile:

Schema circuitului cu bistabil de tip JK realizata cu porti logice

Cablajul circuitului realizat cu bistabil de tip JK

Calculul constantei de timp (oscilatorul RC):

unde = perioada clock-ului, , si date de catalogul inversorului cu histerezis MC14106B. Se  cere ca frecventa clock-ului sa fie de 500 kHz. Rezulta T=2μs.

alegem R=180K si calculam C=47pF

Lista de componente